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VT82C483時鐘脈沖電路的狀態循環

發布時間:2020/1/22 18:06:29 訪問次數:1011

vt82c483出1且電路狀態將在下一個cp上升沿回到00。輸出信號y的下降沿可用于觸發進位操作。觀察圖6.2.3所示的時序圖,在第9個和第10個cp脈沖之間,輸入信號且出現短時間的0電平,如圖6,2.3中箭頭①所示,結果使輸出y也出現相應變化。倘若信號且上這個低電平脈沖是外界干擾造成的(輸入信號引線有時較長,易撿拾干擾信號),計數器將輸出兩次進位觸發脈沖沿,如圖6.2.3中箭頭②所示。在本節末尾將討論如何改進電路,以盡量避免發生錯誤的邏輯輸出。

該電路亦可作為序列信號檢測器,用來檢測同步脈沖信號序列a中1的個數,一旦檢測到四個1狀態(這四個1狀態可以不連續),電路則輸出高電平。例6.2.2 分析圖6.2,4所示同步時序電路。

                              

圖6.2.4 例6.2.2的邏輯電路圖

解:這是一個由兩個下降沿觸發的jk觸發器、一個異或門及一個與門組成的時序電路。

根據電路列出三個方程組,輸出方程組z=0lq。

激勵方程組jl=k1=a①00

狀態方程組,將兩個激勵方程分別代入jk觸發器的特性方程,得到兩個觸發器的狀態方程

0+1=joo+k0=0

ql+1=j10l+k10

=(a⊙q)0+ao

=aoq⊙oi

6.2 同步時序邏輯電路的分析,a=0時,進行加計數,每來一個時鐘脈沖,計數器值o1qo加1,依次為00-01-10―11。每經過4個時鐘脈沖作用,電路的狀態循環一次。當a=1時,進行減1計數,依次為11-10―01―00。z端在qlo。為11時輸出1。在進行加計數時,可以利用z信號的下降沿觸發進位操作;在減計數時則可用z信號的上升沿觸發借位操作。有關計數器的詳細內容將在6.5.2節討論。

例6.2.3 分析圖6.2.7所示的同步時序電路。

                                

解:由圖6.2.7根據電路列出方程組,輸出方程組

z=o。

zl=ql

z2=02

狀態方程組,由于使用d觸發器,其特性方程為o瓦+1=d,因此,可以很方便地從激勵

方程直接列出狀態方程

q+1=d0=olo

0l十1=d1=o

q+1=d2=0i

列出狀態表,由于該電路的輸出z2、zl、z。就是各觸發器的狀態,所以狀態表中可不再單列輸出欄。并且電路中沒有輸人信號,其狀態表可簡化為表6.2.3所示形式,同步時序邏輯電路分析.

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