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5221時序電路的基礎模塊

發布時間:2020/1/21 21:11:08 訪問次數:1078

5221在always語句中對電平敏感事件和邊沿敏感事件的描述有賦值有何區別?

sr鎖存器和一個下降沿的sr觸發器有何不同?

鎖存器和觸發器都是具有存儲功能的邏輯電路,是構成時序電路的基本邏輯單元。每個鎖存器或觸發器都能存儲1位二值信息,所以又稱為存儲單元或記憶蘭元:

鎖存器是對c,它們在一定電平作用下改變狀態。

基本sr鎖存器由輸入信號電平直接控制其狀態,傳輸門控或邏輯門控鎖存器在使能電平作用下由輸入信號決定其狀態。在使能信號作用期間,門控鎖存器輸出跟隨輸入信號變化而變化。

                            

觸發器是對時鐘脈沖邊沿敏感的屯路,根據不同的電路結構,它們在時鐘脈沖的上升沿或下降沿作用下改變狀態。目前流行的觸發器電路主要有主從、維持阻塞和利用傳輸延遲等幾種結構,它們的工作原理各不相同。

ⅲ觸發器按邏輯功能分類有d觸發器、jk觸發器、t(r′)觸發器和sr觸發器。它們的功能可用特性表、特性方程和狀態圖來描述。觸發器的電路結構與邏輯功能沒有必然聯系。例如jk觸發器既有主從結構的,也有維持阻塞或利用傳輸延遲結構的。每一種邏輯功能的觸發器都可以通過增加門電路和適當的外部連線轉換為其他功能的觸發器。

用ⅴenlog對鎖存器與觸發器做行為級描述,是描述時序電路的基礎模塊。

電路如圖題5.2.2置a到b時q和q端的波形。如改用ttl電路74ls02實現,多會發生什么3所示能表。

圖題5.4.10,5.5 用verilog hdl描述鎖存器和觸發器,5.5.1 試說明下列程序所完成的邏輯功能,并畫出它的邏輯圖。

                              

n1.odule d~ latch~ rst(rd,control,d,q);

input rd,control,d;

output q;

reg q;

[email protected] (rd or c。ntrol or d)

if(~rd)q(=1.bo;

else if(control)

q(=d;

endmodule

5.5,2 試用vehlog hdl行為級建模方式描述一個下降沿觸發的d觸發器,要求具有用verilog hdl描述鎖存器和觸發器.

5.5.1 試說明下列程序所完成的邏輯功能,并畫出它的邏輯圖。

n1.odule d~ latch~ rst(rd,control,d,q);

input rd,control,d;

output q;

reg q;

[email protected] (rd or c。ntrol or d)

if(~rd)q(=1.bo;

else if(contr。l)

q(=d;

endmodule

5.5,2 試用vehlog hdl行為級建模方式描述一個下降沿觸發的d觸發器,要求具有邏輯功能.


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